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CPLD在多功能諧波分析儀設(shè)計(jì)中的應(yīng)用

2.2主要硬件的選擇

　　由于CPLD是高速器件，所以在采樣頻率很高的時(shí)候，多路開(kāi)關(guān)和AD轉(zhuǎn)換器就成為制約采樣頻率的主要因素。當(dāng)采樣頻率達(dá)到兆級(jí)的時(shí)候，RAM的存儲(chǔ)速度又成為了另外一個(gè)制約因素。

　　在本設(shè)計(jì)中，要求分析的諧波次數(shù)達(dá)到50次，被測(cè)信號(hào)在45Hz～55Hz范圍內(nèi)，頻率自動(dòng)跟隨。根據(jù)香農(nóng)定理知：采樣頻率應(yīng)該大于或者等于被測(cè)信號(hào)頻率的2倍。要求每個(gè)周期采樣128點(diǎn)，這樣總的采樣頻率為f=128*55*2=14.08kHz，所以采樣周期為T(mén)=1/fs=71.02μs。采樣保持器選擇AD582，它是反饋型結(jié)構(gòu)，在精度要求不高(≤0.1％)而速度要求較高時(shí)，可選用CH=1000pF，捕捉時(shí)間tAC≤6μs。多路開(kāi)關(guān)選用MAX382，它開(kāi)關(guān)速度快，在雙電源，連續(xù)供電工作方式下，典型開(kāi)關(guān)時(shí)間在100ns左右。它的主要特點(diǎn)是：工作電壓低、通道電阻小(≤100Ω)、具有數(shù)字輸入鎖存、TTL/CMOS電平兼容、具有ESD靜電保護(hù)功能等。ADC轉(zhuǎn)換器選用MAX172，該芯片是5V電源供電的12位模數(shù)轉(zhuǎn)換芯片，CMOS工藝制造，速度快，轉(zhuǎn)換時(shí)間為10μs，具有基準(zhǔn)源，外接時(shí)鐘，頻率要求為1.25MHz。

                  

       2.3CPLD器件簡(jiǎn)介

　　在本設(shè)計(jì)中選用的是EP1K100QC208-3，它是ALTERA公司推出的ACEX1K系列下的一款FPGA芯片。上電時(shí)需要重新對(duì)芯片進(jìn)行配置。片內(nèi)有100，000可用門(mén)，有4，992個(gè)邏輯單元，內(nèi)嵌12個(gè)EAB。每個(gè)EAB的容量為512Byte，可以非常方便地構(gòu)造RAM、ROM、FIFO或雙口RAM等功能。本設(shè)計(jì)中6KB的雙口RAM正是基于此構(gòu)建的。其有208個(gè)管腳，可用I/O管腳數(shù)為147個(gè)。

       3CPLD內(nèi)部電路實(shí)現(xiàn)

　　本設(shè)計(jì)的軟件是在MAX+plusII10.2下完成的，頂層文件是*.gdf圖形文件，低層用AHDL硬件描述語(yǔ)言來(lái)描述。

       3.1測(cè)頻模塊

　　測(cè)頻模塊的主要作用是：①測(cè)量電網(wǎng)頻率；②確定分頻系數(shù)，產(chǎn)生跟隨頻率變化的同步脈沖。測(cè)頻原理：由于測(cè)量的頻率在50Hz左右，采用脈寬測(cè)量方式，即首先對(duì)被測(cè)信號(hào)進(jìn)行2分頻，使信號(hào)的正負(fù)脈寬相等，然后利用正脈寬對(duì)50MHz的標(biāo)準(zhǔn)脈沖進(jìn)行計(jì)數(shù)。正脈寬上升沿來(lái)時(shí)，計(jì)數(shù)器開(kāi)始對(duì)標(biāo)準(zhǔn)脈沖計(jì)數(shù)；下降沿來(lái)時(shí)，鎖存當(dāng)前的計(jì)數(shù)值Con。通過(guò)以下關(guān)系確定頻率f、分頻系數(shù)N。
　　
       

　　分頻系數(shù)為：系統(tǒng)時(shí)鐘源頻率與分頻得到脈沖頻率(256*f)的比值的一半再減去1，即

　　
       3.2S/H時(shí)序控制模塊

　　由于采用的是同相電壓、電流同步采樣技術(shù)，所以對(duì)S/H的控制時(shí)序要求嚴(yán)格。同步采集某相電壓電流1次的時(shí)間≤71.02μs。同相電壓、電流間要**同時(shí)保持，分時(shí)采樣。由于ADC582的捕捉時(shí)間約為6μs，所以S/H時(shí)序脈沖低電平應(yīng)至少為10μs，在此期間，采樣保持器處于跟蹤狀態(tài)；高電平為60μs，在高電平期間，采樣保持器處于保持狀態(tài)。前30μs對(duì)電壓信號(hào)進(jìn)行AD轉(zhuǎn)換并存儲(chǔ)；后30μs對(duì)電流信號(hào)進(jìn)行AD轉(zhuǎn)換并存儲(chǔ)。仿真波形如圖2。

             

       3.3多路開(kāi)關(guān)MAX382的地址產(chǎn)生及ADC控制模塊

　　在AD582控制脈沖一個(gè)周期的高電平期間，要采集電壓、電流各1次，所以多路開(kāi)關(guān)MAX382需要選通2次，AD芯片MAX172也需要啟動(dòng)2次。第1次MAX382選通起始于AD582控制脈沖上升沿來(lái)臨以后的1μs時(shí)刻；第2次起始于中間31μs處，延時(shí)1μs。這是因?yàn)椴蓸颖３制鞯妮敵鲞€有一段波動(dòng)，經(jīng)過(guò)一定時(shí)間tST才保持穩(wěn)定，為了量化的準(zhǔn)確，所以在保持指令發(fā)出后，延時(shí)1μs。AD啟動(dòng)脈沖開(kāi)始于AD582控制脈沖2μs、32μs處，也延時(shí)1μs。MAX172的控制端有：CS，HEN，RD；轉(zhuǎn)換結(jié)束狀態(tài)線：BUSY。當(dāng)CS=0，RD=0，BUSY=0時(shí)，AD正在轉(zhuǎn)換；BUSY=1時(shí)，轉(zhuǎn)換結(jié)束；HEN=1，讀轉(zhuǎn)換結(jié)果的高4位數(shù)據(jù)，HEN=0時(shí)，讀轉(zhuǎn)換結(jié)果的低8位數(shù)據(jù)。該模塊要結(jié)合硬件來(lái)仿真。MAX172的控制時(shí)序圖如圖3。

                 
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       3.4雙口RAM地址發(fā)生器及讀寫(xiě)控制模塊

　　ACEX1K100器件內(nèi)嵌EAB單元，可構(gòu)成容量大約??KB的雙口RAM，由于MAX172?位AD，而MCS-51的數(shù)據(jù)總線只??位，所以，需要??次采樣的數(shù)據(jù)分??個(gè)字節(jié)，分別存儲(chǔ)。因?yàn)殡妷?、電流分時(shí)交替轉(zhuǎn)換，所以，在地址發(fā)生器中要有一個(gè)確定的映射規(guī)則，調(diào)整其存儲(chǔ)地址，以使電壓、電流在雙口RAM中分塊順序存儲(chǔ)。另外，在雙口RAM中，當(dāng)對(duì)同一地址單元同時(shí)進(jìn)行讀寫(xiě)時(shí)，要有一個(gè)仲裁機(jī)制，對(duì)其進(jìn)行控制；當(dāng)讀寫(xiě)發(fā)生沖突時(shí)，我們約定：CPLD寫(xiě)雙口RAM具有優(yōu)先權(quán)，只有當(dāng)寫(xiě)操作結(jié)束后，MCS-51單片機(jī)才被允許讀該單元。該模塊的仿真波形見(jiàn)??。

       3.5通信模塊

　　該模塊是在CPLD內(nèi)部構(gòu)建一個(gè)串行發(fā)送電路端口，實(shí)現(xiàn)MCS-51單片機(jī)與CPLD器件之間的通信功能。(1)在正常工作模式下，頻率、同步脈沖的分頻系數(shù)等重要數(shù)據(jù)需要通信。(2)在系統(tǒng)升級(jí)模式下，單片機(jī)發(fā)送控制數(shù)據(jù)給CPLD實(shí)現(xiàn)升級(jí)。通信方式為串行單工通信，MCS-51單片機(jī)發(fā)送數(shù)據(jù)，CPLD接受數(shù)據(jù)。通信波特率約定?bps，通信的幀結(jié)構(gòu)???位數(shù)據(jù)??位起始位(低電平)??位數(shù)據(jù)位，低位在前??位停止位(高電平)。幀與幀之間??位空閑位(高電平)以確保通信正確。
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       4結(jié)論

　　在電力諧波分析儀的設(shè)計(jì)中，CPLD的應(yīng)用使采樣的速率大大提高，由于采用頻率跟隨技術(shù)，可以滿足高精度的測(cè)量需要。另外，也減輕了MCS-51單片機(jī)的負(fù)擔(dān)，提高了系統(tǒng)的響應(yīng)速度，實(shí)時(shí)性更強(qiáng)。該設(shè)計(jì)還有另外一個(gè)優(yōu)點(diǎn)，系統(tǒng)升級(jí)方便，只要把ADC芯片換成MAX162，單片機(jī)的程序稍做修改即可。當(dāng)然也可以實(shí)現(xiàn)在線修改，實(shí)現(xiàn)遠(yuǎn)程控制等功能。

       參考文獻(xiàn)

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